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HPC : le projet européen « Mont-Blanc » choisit Cavium pour motoriser sa 3eme phase
Le projet européen de recherche sur le calcul exaflopique a retenu les puces ARM 64bit ThunderX2 de Cavium comme base de son 3ème prototype dont la construction a été confiée à la division "extreme computing" Bull d'Atos.
Après un premier prototype basé sur des puces mobiles ARM Exynos de Samsung, le projet de recherche européen « Mont-Blanc » sur les architectures HPC exascale a sélectionné les SOC ARM 64 bit de seconde génération ThunderX2 de Cavium pour son prochain prototype.
Le projet Mont-Blanc bénéficie de près de 8 M€ de financements de la part de l’Union européenne dans le cadre du plan Horizon 2020. Il rassemble les principaux acteurs du HPC européen dont plusieurs grands sites HPC comme ceux de CEA/GenCI en France, Jülich en Allemagne, Cineca en Italie, l’ETH Zürich en Suisse et le Barcelona Supercomputing Center en Espagne.
Il vise à définir une architecture de référence (matériel, système d’exploitation outils logiciels) pour la conception de futurs systèmes exaflopiques à base de puces ARM. Le projet s’inscrit dans une série d’efforts européens pour acquérir une forme d’indépendance par rapport aux technologies américaines.
La troisième phase du projet Mont-Blanc
Actuellement dans sa troisième phase, le projet Mont-Blanc est désormais coordonné par Bull, la division infrastructures d’Atos et a le support du Britannique ARM (désormais filiale du Japonais SoftBank).
Les deux premières phases du projet Mont-Blanc ont permis de mettre en place l’infrastructure de base pour la réalisation de clusters ARM à commencer par une série d’outillages logiciels. Elles ont aussi permis de mettre en lumière les limitations des SOC mobiles ARM standards du marché pour les applications HPC.
C’est largement pour pallier ces limitations que Bull s’est tourné vers les puces ARM de Cavium pour la troisième phase du projet. Ces puces embarquent en effet de nombreuses caractéristiques qui faisaient défaut aux processeurs mobiles Exynos de Samsung utilisés pour le précédent prototype, dont le support d’une large bande passante réseau, le support d’une meilleure bande passante mémoire avec le support de la correction d’erreurs, une série d’accélérateurs matériels embarqués, etc.
La seconde génération de puces ThunderX
Cavium propose actuellement à la vente sa première génération de puces serveur ThunderX, une gamme gravée en 48 nm qui n’a pas forcément tenu toutes ses promesses, mais qui a connu quelques succès dans le monde du réseau.
La prochaine génération de puces ThunderX2 est attendue pour le premier semestre 2017 et ce sont es puces (la variante TunderX2_CP, pour les applications de « compute ») que Bull devrait utiliser pour Mont-Blanc.
Gravés en 14 nm, les ThunderX2_CP sont des processeurs de type SOC (System on a Chip) qui disposent de jusqu’à 54 cœurs ARM 64 bit cadencés à 3 GHz. Ces puces peuvent être utilisées pour bâtir des systèmes bisocket en s’appuyant sur le bus d’interconnexion cohérent de Cavium (qui permet de maintenir le cache consistant entre deux CPU). Les puces ThunderX2_CP incorporent six contrôleurs mémoire DDR4 et peuvent gérer jusqu’à 3 To de mémoire DDR4 ECC à 3,2 GHZ (sur un système bisocket). Elles embarquent aussi des contrôleurs pour supporter plusieurs ports Ethernet à 100 Gbit et intègrent de multiples accélérateurs matériels pour la virtualisation, le stockage, le réseau et le chiffrement. Du fait de l’expertise de Cavium en matière de processeurs réseau, ces puces incorporent aussi certaines des fonctionnalités de traitement de paquets des anciennes puces MIPS Octeon (QoS, Forwarding, Trafic shaping…). Les serveurs à base de puces ThunderX2 supportent la plupart des grandes distributions Linux, et incluent les éléments nécessaires pour l’administration à distance (support d’IPMI et de RedFish notamment).
Selon Cavium la performance de ses processeurs ARM 64bit serait du niveau de celle des Xeon E5v5 d’Intel, même s’il n’existe actuellement aucun test de performance public pour le démontrer. Rappelons toutefois que pour les besoins de Mont-Blanc, l’objectif n’est pas forcément d’aller se battre avec les Xeon E5 haut de gamme. Il s’agit plutôt de trouver un compromis consommation/performance acceptable permettant à terme la mise en œuvre d’un système à grande échelle à même d’atteindre l’exaflop. Le nouveau prototype Mont-Blanc sera assemblé par Bull et s’appuyant sur une partie des développements déjà effectués pour sa gamme de serveurs HPC Sequana (en particulier pour l’infrastructure réseau, l’administration, le refroidissement et l’alimentation électrique). Mont-Blanc devient donc ainsi un site de test alpha pour les puces ThunderX2.
