Intel fait appel au CEA-Leti pour ses prochains processeurs
En retard sur les architectures en chiplets plus économes à fabriquer, Intel utilisera les technologies développées à Grenoble pour gagner à nouveau la course aux performances.
Intel fait appel au CEA-Leti pour mettre au point une nouvelle génération de puces multiprocesseurs destinées, notamment, aux supercalculateurs. Selon le géant américain, l’institut de recherche français, pionnier dans les domaines des micros et nanotechnologies, aurait mis au point la technologie la plus efficace pour interconnecter des composants installés sur un socle commun.
« En matière de supercalcul, la tendance a longtemps été de fabriquer des SOCs, c’est-à-dire de réunir dans un même processeur plusieurs cœurs complémentaires. Mais, au fil du temps, les SOCs ont grandi au point de poser des problèmes de rendement et de packaging, qui complexifiaient incroyablement la fabrication. Désormais, on revient en arrière : plutôt que d’intégrer toutes les fonctions dans un seul composant, on les répartira sur des composants dédiés installés les uns à côté des autres », explique Séverine Cheramy, directrice des programmes d’intégration 3D au sein du CEA-Leti.
Selon elle, plus la taille d’un processeur augmente, plus on multiplie le risque d’obtenir en usine un transistor défectueux qui rend tout le circuit inutilisable. En clair, passée une quantité critique de transistors, le SOC coûte beaucoup trop cher pour compenser tous les exemplaires fabriqués, mais invendables. L’idée consiste donc à présent à fabriquer des composants plus petits, des « chiplets » – qui ne servent que de CPU, de GPU, de DSP, de RAM, de contrôleur, etc. – et à les faire communiquer aussi efficacement que s’ils étaient gravés ensemble sur le même die. Or, c’est sur ce point qu’Intel cherchait une solution.
Des interconnexions 10 fois plus petites à Grenoble
« Intel avait déjà développé des packagings pour rassembler plusieurs chiplets dans une seule puce, notamment la technologie Forevos qui permet aux derniers processeurs de génération Lakefield pour PC [lancés à l’été 2020, N.D.R.] d’avoir un cœur hautes performances Sunny Cove associé à quatre cœurs Tremont à faible consommation. Le défi de cette architecture est de limiter la latence induite par les interconnexions et pour y parvenir il faut les miniaturiser le plus possible. Intel parvient à atteindre une finesse de 100 microns, et même 50 microns sur la génération suivante. Nous, nous arrivons à descendre en dessous de 10 microns », indique la directrice.
La technologie d’interconnexion du CEA-Leti a été mise au point dans les laboratoires de Grenoble. Outre réduire par dix la taille des liens entre les chiplets, elle présente aussi l’intérêt d’être moins chère et plus rapide à fabriquer. En l’occurrence, les chiplets sont installés côte à côte sur un socle et ce socle intègre lui-même, en dessous, des transistors qui agissent comme des routeurs entre les différents pins des chiplets. Le CEA-Leti parle d’un « Active Interposer ». L’intérêt est que tous les composants, socle compris, sont fabriqués individuellement, chacun avec sa propre finesse de gravure, ce qui permet d’équilibrer les coûts.
« L’accès mémoire est le nerf de la guerre en termes de performances. »
Séverine CheramyDirectrice des programmes d’intégration 3D, CEA-Leti
Il est à noter que si les socles Forevos et Active Interposer sont effectivement présentés comme des technologies de packaging 3D, la technologie n’empile verticalement qu’une couche de chiplets au-dessus d’une couche d’Active Interposer. En pratique, cela n’a donc rien à avoir avec le « stacking » des composants NAND 3D des SSD qui empilent plus d’une centaine de couches faites de cellules QLC ou TLC.
À terme, l’Active Interposer pourrait par ailleurs servir à créer des puces « en sandwich », avec les chiplets servant au calcul au-dessus et de la mémoire en dessous. « L’accès mémoire est le nerf de la guerre en termes de performances. Nous travaillons sur des interconnexions avec une, voire plusieurs couches de SRAM, les types de composants les plus rapides. Mais nous n’en sommes pour l’heure qu’au prospectif. »
La clé du retour d’Intel en tête des processeurs
L’Active Interposer du CEA-Leti n’en est encore qu’à l’étape de la R&D. Séverine Cheramy imagine que les processeurs Intel qui en seront équipés ne sortiront pas avant 2023 ou 2025. Mais le CEA-Leti planche d’ores et déjà sur la suite : le Photonic Interposer. « Dans ce cas, nous remplacerons l’électron par le photon, en intégrant un transcodeur photonique. Nous avons plus de 400 chercheurs spécialisés en optique qui planchent sur de telles interconnexions. »
« Nous avons plus de 400 chercheurs spécialisés en optique qui planchent sur de telles interconnexions. »
Séverine CheramyDirectrice des programmes d’intégration 3D, CEA-Leti.
Pour mémoire, AMD avait devancé Intel sur les architectures en chiplet en lançant dès 2019 la seconde génération de ses processeurs Epyc. Dans ceux-ci, des cœurs Zen 2 gravés en 7 nm côtoient mémoire cache et contrôleurs gravés en 14 nm. Cette avancée a ainsi permis à AMD de proposer des processeurs aussi rapides et moins chers que les Xeon d’Intel, lui dérobant au passage d’importantes parts de marché. Le fait d’utiliser à son tour des architectures en Chiplets devrait permettre à Intel de compenser les difficultés qu’il rencontre dans la finesse de gravure de processeurs entiers. Cela lui ouvrirait par ailleurs la porte à l’intégration de circuits plus rapides qu’il n’a pas lui-même développés.
Mais, surtout, Intel étant de son côté plus en avance que ses concurrents sur les circuits photoniques, l’arrivée à terme d’un Photonic Interposer lui permettrait de reprendre la tête, dans la course au meilleur rapport performances/prix. Plus particulièrement vis-à-vis des processeurs ARM, en pleine croissance dans les serveurs, mais pour l’heure uniquement conçus au format SOC.
