IDF 2008 : PCI Express 3 programmé pour 2010

Avec les promesses de performances de Larabee, prochaine plate-forme graphique, et de Nehalem, architecture qui encradrera les gammes de processeurs Intel, PCI Express, le bus d'interconnexion local, se devait aussi de monter en puissance.
Intel a donc profité de sa grande messe des développeurs à San Francisco, l'IDF, pour dévoiler, assez brièvement, sa feuille de route et en dire un peu plus sur les orientations que prendra la technologie.

Manesh Wagh, architecte chez Intel, confirme qu'après les déploiements réussis de la version 2.0 de la spécification (sortie en 2007), il est désormais temps d' « aligner PCI Express sur les tendances en termes d'usage et d'applications ». Parmi elles, la virtualisation occupe une place de premier choix. Intel a donc déterminé trois axes d'amélioration pour la prochaine version 3 de PCI Express, dont la sortie – et les premiers produits l'exploitant – est programmée pour 2010 ou 2011.

Moins de gaspillage, plus de bande passante

Primo, et comme l'ensemble des outils du groupe, l'accent sera mis sur l'amélioration des performances en termes energétiques. Le prochaine génération devrait se doter notamment d'un module d'allocation dynamique de l'énergie, d'un système d'ordonnancement des transactions et d'un buffer optimisé. Deuxio, Intel, et l'ensemble de la communauté qui participe au développement, s'attaquera à améliorer le modèle et les outils de développement. On attend notamment un générateur de rapport d'erreurs internes. Enfin tertio, l'architecture se voudra plus extensible.

Autant d'améliorations qui doivent, en plus de limiter les fuites énergétiques, réduire la latence des entrées/sorties et booster la bande passante. Intel prévoit ainsi de porter le taux de transfert à 8 Gbit/s, contre 5 pour la version 2. L'objectif étant, selon Manesh Wagh, de doubler la bande passante tous les 3 à 4 ans. Une façon de dire que, dans les plans d'Intel, PCI Express est là pour durer.